Loop exceeded maximum iteration limit.

Synopsys Design Compiler にで RTLを合成する時, 非常に広いバス配線などをループで記述すると以下のエラーが出る.

Error:  mod1.v:13: Loop exceeded maximum iteration limit. (ELAB-900)

このような場合, hdlin_while_loop_iterationsを設定しなおせば良いらしい.

set hdlin_while_loop_iterations 8191

このエラーが出る時, たいていの場合は, 合成できない記述になっていると考える方が良いのかもしれないが...